
Quad Independent Channel
HOTLink II™ CYV15G0404DXB
Video PHY Demonstration Board
Page 33 of 92
Figure A-3. FPGA Top Level
1
1
2
2
3
3
4
4
5
5
6
6
D D
C C
B B
A A
LS7652
Cypr ess Molso n - FPGA's
2
03 12
G. Cosen s
Size Drawing Number Revisio n
Dat e:
File:
Sheet of
Drawn By:FPGA.SchDoc
7/ 6/20 04
B
Linear Syst ems Ltd.
TXDA[7.. 0]
TXDB[ 7..0]
TXDC[ 7..0]
TXDD[7.. 0]
TXCTA[ 1..0 ]
TXCTB [1 ..0 ]
TXCTC [1 ..0 ]
TXCTD[1.. 0]
TXCLKOA
TXCLKOB
TXCLKOC
TXCLKOD
TXCLKA
TXCLKB
TXCLKC
TXCLKD
RXDA[7. .0]
RXDB[7.. 0]
RXDC[7.. 0]
RXDD[7 ..0 ]
RXSTA[2..0]
RXSTB[2.. 0]
RXSTC[2.. 0]
RXSTD[2 ..0]
RXCLKA+
RXCLKB+
RXCLKC+
RXCLKD+
RXCLKA-
RXCLKB-
RXCLKC-
RXCLKD-
SD/ HDA
SD/ HDB
SD/ HDC
SD/ HDD
CD/MU TEA
CD/MU TEB
CD/MU TEC
CD/MU TED
PTXD A[ 9..0 ]
PTX DB [9..0]
PTX DC [9..0]
PTXD D[9.. 0]
PR XDA[9. .0]
PR XDB[9.. 0]
PR XDC[9.. 0]
PR XDD[9. .0]
FD[15..0]
CTL[2. .0]
RDY[1. .0]
CLKOU T
IFCLK
LFIA
LFIB
LFIC
LFID
CD/ M UTEB2
CD/ M UTED2
SSI/CDC2
SDI
SDO
SCL
SCSE
F1AS DI
F1nCS
F1DCLK
F1nCE
F1nCONFI G
F1CONFIG_D ONE
F1DAT A0
PA7/*FLAG D/SLCS#
RESET#
RCLKEND
RCLKENC
RCLKENB
RCLKENA
SPDSELA
SPDSELB
SPDSELC
SPDSELD
LPENA
LPENB
LPENC
LPEND
INSELA
INSELB
INSELC
INSELD
ULCA
ULCB
ULCC
ULCD
LDTDEN
PRXCLKA
PRXCLKB
PRXCLKC
PRXCLKD
PTXCLKA
PTXCLKB
PTXCLKC
PTXCLKD
F2CONFIG_D ONE
F2nCONFI G
F2nCE
F2DAT A0
F2DCLK
F2nCS
F2AS DI
SCSE1
1 2
3 4
5 6
7 8
9 10
JP9
HEADER 5X2
R13
1. 0K
R14
1. 0K
R15
1. 0K
+3.3V
+3.3V
TXDA[7.. 0]
TXDB[7 ..0 ]
TXCTA[1..0]
TX CT B[ 1 .. 0 ]
TXCLKOA
TXCLKOB
TX CLKA
TX CLKB
RXDA[7. .0]
RXDB[7.. 0]
RXSTA[2..0]
RXSTB[2..0]
RXCLKA+
RXCLKB+
RXCLKA-
RXCLKB-
SD/ HDA
SD/ HDB
CD/MUTEA
CD/MUTEB
PTXDA[9..0 ]
PTXDB[9..0]
PR XDA[9. .0]
PR XDB[9.. 0]
F1DAT A0
F1AS DI
F1DCLK
F1nCS
CLKOU T
IFCLK
LFIA
LFIB
SDI
SDO
SCL
SCSE
F1nCE
F1nCONFIG
F1CONFIG_D ONE
PA7/*FLAGD/SLCS#
RESET#
RCLKENA
RCLKENB
SPDSEL A
SPDSEL B
LPENA
LPENB
INSELA
INSELB
ULCA
ULCB
LDT DEN
PTXCLKA
PTXCLKB
PRXCLK A
PRXCLK B
FD[15..0]
CTL[2. .0]
RDY[1. .0]
CD/MUTEB2
TCK
TDI
TMS
TDO
TXERRA
TXERRB
FC LKA+
FC LKA-
FCLKB+
FCLKB-
FPGA1
FPGA1. Sch Doc
TXDC[7 ..0 ]
TXDD[7.. 0]
TX CT C[ 1 .. 0 ]
TXCTD[1.. 0]
TXCLKOC
TXCLKOD
TX CLKC
TX CLKD
RXDC[7.. 0]
RXDD[7 ..0 ]
RXSTC[2..0]
RXSTD[2..0]
RXCLKC+
RXCLKD+
RXCLKC-
RXCLKD-
SD/ HDC
SD/ HDD
CD/MUTEC
CD/MUTED
PTXDC[9..0]
PTXDD[9.. 0]
PR XDC[9.. 0]
PR XDD[9. .0]
F2DAT A0
F2AS DI
F2DCLK
F2nCS
LFIC
LFID
CD/MUTED2
SSI/CDC2
F2nCE
F2nCONFIG
F2CONFIG_D ONE
RCLKENC
RCLKEND
SPDSEL C
SPDSEL D
PTXCLKC
PRXCLK C
PTXCLKD
PRXCLK D
LPENC
LPEND
INSELC
INSELD
ULCC
ULCD
SDI
SDO
SCL
SCSE1
RESET#
TCK
TDI
TMS
TDO
CLKOU T
IFCLK
RDY[1. .0]
CTL[2. .0]
FD[15..0]
PA7/*FLAGD/SLCS#
TXERRC
TXERRD
FCLKC+
FCLKC-
FC LKD+
FC LKD-
FPGA2
FPGA2. Sch Doc
TMRESET #
TD O
TDI
TMS
TCLK
R192
0
TD1
TD2
TD3
TD 4
TXERR A
TXERR B
TXERR C
TXERR D
FCLKB-
FCLKB+
FC LKA+
FC LKA-
FCLKC+
FCLKC-
FC LKD-
FC LKD+
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